Generierung von Logikschaltungen zum effizienten Lösen von Differentialgleichungen auf FPGAs

Titelangaben

Bartel, Silas:
Generierung von Logikschaltungen zum effizienten Lösen von Differentialgleichungen auf FPGAs.
Bayreuth , 2020 . - VIII, 66 S. - (Bayreuth Reports on Parallel and Distributed Systems ; 13 )
( Bachelorarbeit, 2020 , Universität Bayreuth, Fakultät für Mathematik, Physik und Informatik)

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Abstract

Zusammenhänge aus Natur und Technik in Simulationsmodellen werden im Allgemeinen durch Differentialgleichungssysteme beschrieben. Das effiziente Lösen von diesen Differentialgleichungssystemen ist eine wichtige Aufgabe im High Performance Computing (HPC)-Umfeld. Zur Beschleunigung solcher Berechnungen stellt die Verwendung von Field Programmable Gate Arrays (FPGAs) einen vielversprechenden Ansatz dar. Mithilfe von Hardwarebeschreibungssprachen können sehr effiziente Logikentwürfe umgesetzt werden. Ihr hardwarenahes Konzept verhindert jedoch gleichzeitig eine weite Verbreitung unter Wissenschaftlern und Software-Ingenieuren. Der Einsatz von High Level Synthese (HLS)-Tools verspricht eine schnellere und einfachere Entwicklung, verbunden mit dem Risiko einer geringeren Performance und eines erhöhten Ressourcenbedarfs der finalen Umsetzung. Selbst bei der Verwendung von HLS-Tools benötigt der Benutzer spezielle Kenntnisse über FPGAs und Schaltungsentwicklung. Um eine weite Verbreitung von FPGAs in HPC-Anwendungen zu ermöglichen, wird ein einfach zu bedienendes Werkzeug zum Erstellen von perfomanten Schaltungen benötigt. Im Rahmen dieser Arbeit wird ein Logikgenerator vorgestellt, der in der Lage ist aus einfach zu handhabenden Konfigurationsdateien automatisch optimierte Löserschaltungen zu erzeugen. Weder manuelle Entwicklungsarbeit, noch spezielle FPGA- oder Programmierkenntnisse sind erforderlich. Zur Evaluation der entwickelten Software wurden Schaltungen zur Umsetzung unterschiedlicher Lösungsmethoden generiert und jeweils mit einer alternativen handoptimierten HLS-Implementierung verglichen. Die durch diesen neuen Ansatz, in dieser Arbeit, automatisch erzeugte Logik erreicht eine 21,7- bis 774-fache schnellere Berechnung als die HLS-Alternative.

Abstract in weiterer Sprache

The solving of ordinary differential equations (ODEs) used to describe simulation models is a main task in the high performance computing (HPC) domain. Field programmable gate arrays (FPGAs) are a promising platform to be used as accelerators for such calculations. While the usage of hardware description languages (HDLs) can produce very efficient logic designs, their unique concept is hard to adopt for scientists or software engineers. High-level synthesis tools (HLS) promise faster development although at the risk of lower performance and increased resource consumption of the final design. But even when using HLS tools the user requires special knowledge about FPGAs and circuit design. In order to reach a wide adoption of FPGAs in HPC applications the need of simple to use tools, which enable performant designs, was identified beforehand. This thesis proposes a framework able to automatically generate specific and optimized solver logic from easy to handle configuration files. No manual development, nor special FPGA or programming knowledge is required. To measure the capability of the proposed tool the performance was evaluated for different solver methods and compared to an alternative hand optimized HLS implementation. The logic generated by this new approach is 21.7 to 774 times faster than its HLS counterpart.